{"id":24005,"date":"2024-04-24T02:00:07","date_gmt":"2024-04-24T02:00:07","guid":{"rendered":"https:\/\/domosistemas.com\/?p=24005"},"modified":"2024-04-24T02:00:07","modified_gmt":"2024-04-24T02:00:07","slug":"cea-leti-disena-un-interposer-activo-de-componentes-semiconductores-con-alto-ancho-de-banda","status":"publish","type":"post","link":"https:\/\/domosistemas.com\/?p=24005","title":{"rendered":"CEA-Leti dise\u00f1a un interposer activo de componentes semiconductores con alto ancho de banda"},"content":{"rendered":"<div>\n<p>Debido a los crecientes costos de los nodos avanzados y las dificultades de reducir las se\u00f1ales de entrada-salida (IO) anal\u00f3gicas y de circuitos, las alternativas a las arquitecturas de un solo chip se est\u00e1n convirtiendo en un recurso principal. Los institutos de investigaci\u00f3n <a href=\"https:\/\/www.leti-cea.com\/cea-tech\/leti\/english\" target=\"_blank\" rel=\"noopener\">CEA-Leti<\/a> y CEA-List han presentado un interposer activo de componentes semiconductores complementarios de \u00f3xido met\u00e1lico (CMOS), que integra administraci\u00f3n de energ\u00eda e interconexiones distribuidas para crear una innovadora jerarqu\u00eda de memoria cach\u00e9 coherente y escalable.<\/p>\n<figure id=\"attachment_136020\" aria-describedby=\"caption-attachment-136020\" style=\"width: 800px\" class=\"wp-caption aligncenter\"><img loading=\"lazy\" decoding=\"async\" class=\"size-full wp-image-136020\" src=\"https:\/\/static.casadomo.com\/media\/2024\/04\/cea-leti-chiplets-energetico-interconexiones-distribuidas.png\" alt=\"chiplets.\" width=\"800\" height=\"491\" srcset=\"https:\/\/static.casadomo.com\/media\/2024\/04\/cea-leti-chiplets-energetico-interconexiones-distribuidas.png 800w, https:\/\/static.casadomo.com\/media\/2024\/04\/cea-leti-chiplets-energetico-interconexiones-distribuidas-300x184.png 300w, https:\/\/static.casadomo.com\/media\/2024\/04\/cea-leti-chiplets-energetico-interconexiones-distribuidas-768x471.png 768w, https:\/\/static.casadomo.com\/media\/2024\/04\/cea-leti-chiplets-energetico-interconexiones-distribuidas-180x110.png 180w\" sizes=\"auto, (max-width: 800px) 100vw, 800px\"><figcaption id=\"caption-attachment-136020\" class=\"wp-caption-text\">Para desarrollar el interposer con seis chiplets, los investigadores utilizaron la tecnolog\u00eda 3D.<\/figcaption><\/figure>\n<p>Los sistemas basados \u200b\u200ben chiplets que utilizan tecnolog\u00edas 3D son compatibles con arquitecturas modulares escalables y con tecnolog\u00eda de partici\u00f3n basada en bloques de propiedad intelectual (IP) reutilizables. Adem\u00e1s, las interconexiones 3D aumentan el ancho de banda de chip a chip y limitan el consumo general de energ\u00eda. El concepto de chiplet sobre interposer implica la integraci\u00f3n de una multiplicidad de chips en la misma plataforma de silicio; contrasta con las grandes plataformas monol\u00edticas de sistemas en chip (SoC).<\/p>\n<h2>Tecnolog\u00eda de red \u00f3ptica en chip<\/h2>\n<p>En la demostraci\u00f3n de CEA-Leti, se apilaron en 3D seis chiplets FD-SOI de 28 nm en un intercalador activo en un proceso de 65 nm, para crear un total de 96 n\u00facleos. Para mejorar a\u00fan m\u00e1s la transmisi\u00f3n de datos durante la comunicaci\u00f3n, los investigadores est\u00e1n contribuyendo al desarrollo de un enfoque disruptivo para la inform\u00e1tica de alto rendimiento (HPC): la tecnolog\u00eda de red \u00f3ptica en chip (ONoC).<\/p>\n<p>Los fotones (luz) tienen el potencial de ofrecer una comunicaci\u00f3n r\u00e1pida en el chip para HPC, con mayor ancho de banda y menor consumo de energ\u00eda. Los principales desaf\u00edos tecnol\u00f3gicos que enfrent\u00f3 su visi\u00f3n arquitect\u00f3nica de un enfoque ONoC para los chiplets fueron una interfaz escalable y de bajo perfil entre los chiplets y la red; un enrutamiento descentralizado para reducir el movimiento de datos dentro del sistema; una gesti\u00f3n t\u00e9rmica compatible con comunicaciones \u00f3pticas; y mantener el rendimiento de los chiplets individuales en integraciones de m\u00faltiples chipsets.<\/p>\n<h2>Creaci\u00f3n de v\u00edas a trav\u00e9s de silicio<\/h2>\n<p>Al abordar los problemas mencionados anteriormente, los investigadores cointegraron con \u00e9xito interconexiones 3D y dispositivos fot\u00f3nicos utilizando un enfoque recientemente demostrado para formar v\u00edas a trav\u00e9s de silicio (TSV) de 10 \u00b5m de di\u00e1metro por 100 \u00b5m de alto a trav\u00e9s de la metalizaci\u00f3n de cobre dentro de un chip fot\u00f3nico. Se mejor\u00f3 el aislamiento t\u00e9rmico grabando cavidades traseras de 40 \u00b5m de di\u00e1metro debajo de los microanillos \u00f3pticos, lo que condujo a una reducci\u00f3n del 70% en la potencia necesaria para sintonizar los microanillos. Adem\u00e1s, han demostrado una gesti\u00f3n termomec\u00e1nica eficiente de la tensi\u00f3n del intercalador fot\u00f3nico adelgazado de 100 \u00b5m para procesos de ensamblaje.<\/p>\n<p>Estos ajustes fueron obligatorios para el ensamblaje de las matrices superiores del demostrador del interposer fot\u00f3nico Popstar, que alberga cuatro chips de c\u00e1lculo y seis chips controladores electro\u00f3pticos. La exitosa integraci\u00f3n de TSV en este intercalador fot\u00f3nico se demostr\u00f3 mediante la evaluaci\u00f3n de los rendimientos el\u00e9ctricos y el rendimiento electro\u00f3ptico de las cadenas TSV.<\/p>\n<p>Al combinar la integraci\u00f3n 3D con TSV de proceso intermedio y empaquetado avanzado, basado en chips invertidos de paso peque\u00f1o y conexi\u00f3n de fibra \u00f3ptica, se logr\u00f3 la integraci\u00f3n heterog\u00e9nea de un dispositivo fot\u00f3nico en un intercalador de silicio.<\/p>\n<p>La entrada <a href=\"https:\/\/www.casadomo.com\/2024\/04\/24\/cea-leti-disena-interposer-activo-componentes-semiconductores-alto-ancho-banda\">CEA-Leti dise\u00f1a un interposer activo de componentes semiconductores con alto ancho de banda<\/a> aparece primero en <a href=\"https:\/\/www.casadomo.com\/\">CASADOMO<\/a>.<\/p>\n<\/div>\n","protected":false},"excerpt":{"rendered":"<p>Debido a los crecientes costos de los nodos avanzados y las dificultades de reducir las se\u00f1ales de entrada-salida (IO) anal\u00f3gicas y de circuitos, las alternativas a las arquitecturas de un solo chip se est\u00e1n convirtiendo en un recurso principal. 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